Università degli Studi di Roma "Tor Vergata"

Architettura FPGA
Architettura Zynq
Sintassi VHDL
Progettazione di Sistemi Digitali in VHDL
Scrittura Test-bench in VHDL
Progettazione Vivado/ISE suite
Verilog. Fondamenti
Introduzione al Sistema Verilog
MATLAB/Simulink. Fondamenti

http://dspvlsi.uniroma2.it/teaching/led